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신소재경제신문·재료연구소 공동기획 소재기술백서 2017(16)-제3장 AI용 반도체 소재-실리콘기반 초고집적 반도체(3)-집필 이병훈(GIST) - 신개념 소자기술, 집중적 R&D 투자 必
  • 기사등록 2019-08-27 12:38:39
  • 수정 2019-08-27 12:39:24
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재료연구소가 발행한 ‘소재기술백서’는 해당분야 전문가가 참여해 소재 정보를 체계적으로 정리한 국내 유일의 소재기술백서다. 지난 2009년부터 시작해 총 9번째 발간된 이번 백서의 주제는 ‘4차 산업혁명 대응소재’다. 센서, 3D프린팅, AI용 반도체, 빅데이터 이용 소재 개발 등으로 나눠 각 분야별로 가치 있고 다양한 정보를 담았다. 이에 본지는 재료연구소와 공동기획으로 ‘소재기술백서 2017’을 연재한다.

신개념 소자기술, 집중적 R&D 투자 必


■ 초고집적 반도체 집적기술


5nm 기술에는 적용될 가능성이 높은 소자구조는 3차원 나노와이어소자가 될 것으로 예측된다는 점은 앞에서 언급된 바가 있다. <그림 3-3-1-16>은 나노와이어 소자 제작공정을 보여주는 공정모식도이다. Si/SiGe의 적층구조를 만든 다음 dummy gate를 이용하여 게이트영역을 분리하고, SiGe층을 선택적으로 식각해낸 자리에 ALD공정을 이용하여 고유전 절연막과 금속전극을 증착하여 게이트 스택을 완성한다. 이후 Source/drain영역에는 추가로 epitaxy공정으로 저저항 contact용 소재를 성장시킨 후 silicide를 형성한다.


나노와이어 소자제작에는 위와 같은 복잡한 공정이 필요하고, junction 최적화, strain engineering등의 최적화 공정을 수행하는 데 많은 제약이 있다. 집적공정의 기본 개념은 제시되었지만, 소자성능을 최적화하는 수준에 도달하기 위해서는 많은 세부 공정개발이 선행되어야 한다. 수직형 나노와이어는 수평 적층형 나노와이어소자에 비해 제작공정이 간단하고, 게이트 길이를 미세화하는 것이 상대적으로 간단하지만, 적층형 나노와이어소자와 같은 수준의 구동전류를 확보하기 위해 더 많은 면적이 소모된다는 한계가 있어서 수직형 나노와이어상에 여러 소자를 동시에 형성하여 단위회로를 단순화하는 아키텍쳐와 함께 적용되지 않는 다면 현실적인 장점이 없다고 볼 수 있다.


따라서, 5nm급 기술에서는 소자와 회로아키텍쳐를 동시에 변화시키는 것보다 점진적 개선이 가능한 수평적층형 나노와이어 집적공정을 적용될 가능성이 높아보인다. 인텔, IBM 등에서는 5nm급 소자에서의 성능향상 효과가 매우 제한적이고, 소모전력을 절감하는 측면에서도 한계가 있을 것으로 예측하고 있다. 이 때문에 LETI, Qualcomm, SMIC 등 3개사는 monolithic 3D (M3D) 집적공정이 차세대 소자 집적공정에 적용되는 핵심기술이 될 것으로 보고 공동개발을 진행하고 있다.


Monolithic 3D 집적공정은 대략 2가지로 분류해볼 수 있다. 첫 번째는 <그림 3-3-1-17> (a), (b)와 같이 소자층을 2개 또는 그 이상의 적층구조로 만들어서 소자면적을 줄이고, 집적공정이 서로 다른 소자를 수직연결하여 공정을 단순화하는 집적공정이다. 이를 위해 두 번째 소자층은 실리콘 보다 다소 결정성이 떨어지는 pseudo-epitaxial 실리콘 상에 만들어지는 데, 도핑 및 activation이 모두 하부 소자층에 영향을 주지 않는 저온 또는 펄스레이져와 같은 low heat cycle 공정만으로 만들어져야 한다는 제약이 있다. 두 번째는 첫 번째 소자층과 층간 거리가 다소 떨어져 있고, 독자적인 기능을 하는 하이브리드형 집적공정이다.


<그림 3-3-1-17(c)>와 같이 BEOL 배선부분에 magnetic tunnel junction (MTJ) 층을 형성하여 비휘발성 메모리소자와 로직소자가 연결되어 기능하도록 하는 예시를 보여주고 있는 데, FEOL소자와 융합되어 수행하는 기능을 하다는 측면에서는 첫 번째 방법과의 유사성이 있다. 이 경우 소자층간 거리가 멀어질 경우, 배선부분에 contact line을 유지해야하는 단점이 있어서, 독자적인 기능을 하는 회로단위를 만드는 개념보다는 비효율적인 개념이다. 그럼에도 불구하고 이 방식이 제안된 것은 MTJ 제작공정이나 소재가 로직소자와 함께 제작되기 어렵기 때문이다. 위와 같이 M3D 공정이 현실적인 대안으로 제시되면서, BEOL 부분에 소자를 제작하는 방법과 chip 외부에 별도의 소자층을 만드는 방법간의 장단점이 비교되고 있다. 전자는 M3D공정, 후자는 TSV기반 공정이라고 할 수 있는 데, via contact의 밀도에 따라서 하부 소자층과 상부소자층이 어느 정도로 유기적으로 연결되어 기능할 수 있는 지의 여부에 기능상의 차이이가 있다. TSV기반 공정은 이미 상용화된 기술이지만, M3D 공정은 상용화기술 시현까지 1-2년 정도 시간이 걸릴 것으로 예상되고 있다.


■ 초고집적 반도체 패키징기술


초고집적 반도체 기술은 소자부분에서 많이 언급된 바와 같이 5nm 소자기술로 GAA 소자가 고려되면서 더 이상 소자기술 개발에 의해 성능을 대폭 개선하는 것이 어려워진 상태이다. 이 때문에 시스템레벨에서 소자의 소모전력을 절감하고, 성능을 개선하기 위한 기술개선이 필요해졌는데, 이런 목적을 달성하기 위해 연구되고 있는 기술 중 하나가 패키징 기술이다. 팩키징기술은 첨단반도체 기술 중에서는 순익이 낮은 low tech 기술분야로 치부되어 왔지만, 최근에는 시스템 성능개선에 중요한 역할을 하는 분야가 되고 있다.


최근 애플(Apple)이 10nm급 제품의 파운드리 물량을 삼성에서 TSMC로 이전했던 것도 TSMC가 자체개발한 Integrated Fanout wafer level package (INFO WLP) 기술을 이용하여 소자제작과 팩기징을 턴키제공하면서, 칩레벨 소모전력을 대폭 줄일 수 있게 되었기 때문이다. 먼저 패키징기술을 세대별로 간략히 요약하면 다음과 같다. <그림 3-3-1-19>에 보인것과 같이, 1세대는 lead frame, 2세대는 ball grid array (BGA) 기반기술인데, 외부 I/O 단자의 숫자증가, 팩키징된 칩의 두께저감을 목표로 기술이 발전되어왔다. 또한 die level package (DLP)에서 wafer level pakage (WLP) 기술도 개발되었으며, 플립팁 본딩기술로 외부 단자가 600수준까지 증가되었다. 3세대에서는 여러 칩을 패키지레벨에서 적층하는 다양한 방법에 대한 기술이 발전되고 있다. MCM(Multi Chip Module), SOP(System on Package), SIP(System in Package), POP(Package on Package), TSV기술(Through Silicon Via), S-CSP(Stacked CSP), FC-S-CSP(Flip Chip Stack CSP), Fan out Package 등의 기술이 이에 해당된다. 그림 3-3-1-20 은 주요 팩키징 기술별로 기술목표와 도전과제를 정리하여 보여주고 있는 데, 이미 상용화된 기술도 많은 개발과제들을 갖고있음을 알 수 있다.


TSMC의 WLP기술에 대응하여, 삼성에서는 panel level package (PLP)기술을 개발하고 있다. WLP기술이 반도체 공정에 기반한다면, PLP기술은 디스플레이제조공정에 기반한 기술이라고 볼 수 있는 데, 대면적 사각 panel에 칩을 장착하고 일관공정을 진행하면, edge에서의 손실을 WLP의 14%에서 4%수준으로 줄일 수 있고, 개별 기판별 생산량도 크게 증가시킬 수 있다는 장점이 있다. <그림 3-3-1-19>은 3차원 집적기술 추세에 근거하여 TSV 기술을 이용한 적층기술을 WLP, PLP기술 이후에 적용될 수 있는 기술로 제시하고 있다. 이 경우 <그림 3-3-1-20>에 보인 것과 같이 층간발열의 축적에 의한 국소적인 온도증가의 제어문제가 대두된다. 위의 사례에서 볼 수 있는 것과 같이 모든 팩키징기술에서 공통적으로 문제가 되는 것이 냉각기술이다. 칩레벨에서 발열 문제를 해결하기 위해 단일 core에서 many core 기술로 아키텍쳐가 발전해왔듯이, 여러 칩에서 발생되는 열을 효율적으로 분산, 냉각하는 데 유리한 패키지기술이 필요하다는 것은 굳이 강조할 필요가 없을 것이다.


현재 패키징 기술은 시스템응용에 필요한 기능통합과 양산성을 고려하여 발전되고 있으며, 칩간의 수동적인 신호전달기능을 수행하고 있으나, 향후 소자의 미세화가 한계에 도달하고, 시스템 전력소모 측면에서 배선길이를 더욱 줄여야할 경우, monolithic 3D 집적기술과 연계되어 능동소자가 포함된 redistribution layer 기술로 발전될 수 있는 가능성이 있다. 결국 팩키징 기술과 앞에서 소개한 monolithic 3차원 적층기술간의 차이점은 <그림 3-3-1-21>에 요약된 바와 같이 상부와 하부 소자 또는 기판을 연결하는 alignment margin 및 contact size에 의해 결정되는 contact density의 차이에 의해 결정된다. M3D의 경우 106/cm2 이상의 via contact 연결이 가능하다.


향후 5년내 패러다임 전환 신기술 어려워

선진국, 대규모 R&D 기술선점 노력 시작


■ 산업동향


지난 몇 년간 반도체 산업은 활황세를 이어가고 있다. <표 3-3-1-3>에 보인 것과 같이 삼성은 인텔에 이어 2위자리를 고수해왔으나, 2017년부터는 메모리시장의 강세에 힘입어, 24년간 업계 1위의 자리를 고수해온 인텔의 2/4분기 분기매출 (16.5조원)을 앞지르면서 분기매출기준 1위 기업 (17.3조원)이 되었다. SK 하이닉스의 매출도 급신장되고 있어서, 2017년 양 사의 매출합계가 100조원을 돌파할 것으로 예상되고 있다. 이러한 성장은 국내기업들의 주력제품인 메모리시장에서 과점을 넘어서는 시장지배력을 확보한 결과이기도 하지만, 크게 보면 IT기반 정보화가 진전되면서, 전 세계적으로 메모리반도체수요가 꾸준하게 성장하고 있기 때문이다. 메모리수요는 전체 반도체시장 (~400조원)에서 약 20%정도를 차지해왔으니 최근에는 25-30% 정도로 했고, 국내 메모리 기업 및 소재, 장비 기업들의 매출이 크게 늘어나는 계기가 되었다.


기술적인 측면에서 보면 매 2년마다 반도체소자의 수는 2배로 증가한다는 무어의 법칙이 깨지고, 개발주기가 점진적으로 늘어나고 있다. 각 기술노드마다 개발의 난이도가 높아지고 있고, 개발비용도 급격히 증가하고 있기 때문이다. 한편 제조기술에 대한 투자를 하지 않는 팹리스 기업의 등장에 따라 차세대 기술개발에 필요한 R&D 투자를 감당할만한 여력이 있는 제조기업들이 급격히 줄어들었고, 그 결과 차별화된 제조기술을 시장경쟁력을 확보하기 위해 독점적으로 활용하려는 추세에 따라, 국제공동기술개발 노력은 개발비용이 매우 큰 EUV 등 일부 분야를 제외하고는 급격히 쇠퇴하고 있다. 한편 개발비 회수기간이 늘어나면서 선도기업들의 이윤은 늘어나고 있기 때문에, 기술개발 속도의 둔화가 부정적인 효과만 있는 것은 아니다.


전세계적으로 팹리스기업들의 매출이 증가하고 있지만, <표 3-3-1-4>에 보인 것과 세계 10위권 내 기업 중에 국내 팹리스 기업이 전혀 없고, 시스템반도체 시장점유율로 3%대로 극히 미미한 수준이다. 중국의 팹리스 기업 중 2개사가 세계 10위권에 진입한 것과 비교해보면 매우 우려할 만한 상황이다.


그러나 최근 반도체 산업의 호황과 대폭 증가된 단기 투자에도 불구하고, 중장기 신기술에 대한 투자는 매우 미흡한 상황이다. 이 때문에 반도체 시장호황에 힘입어 제조기술 및 단기산업기술에 대한 투자는 증가하거나 지속추세를 보이고, 이에 근거하여 단기개발 방향에 대한 추세전망은 가능하지만, 중장기 기술개발은 기존의 예측모델보다 매우 늦어질 가능성이 높고, 신기술의 적용도 전보다 점진적인 방식으로 진행될 수 밖에 없을 것으로 생각된다. 기존기술의 한계시점에서 대안기술을 개발하여 새로운 반도체기술의 패러다임을 선도해야하는 시점에서 <표 3-3-1-5>에 보인 것 과 같이 국내기업들이 매출액대비 R&D 투자비용이 낮다는 것은 메모리기업이라는 특수성을 고려하더라도 우려되는 상황이다.


■ 미래연구방향


서두에서의 분류기준에 따르면 3∼5nm급 기술이 미래기술에 해당될 수 있지만, 국내에는 극단적으로 미세화된 기술을 연구하는 데 필요한 기반시설이 없기 때문에, 국내기업들은 IMEC(벨기에), LETI(프랑스), CNSE(미국)과 같은 연구컨소시움에 의존하여 첨단노드기술을 연구하고 있다. 이나마도 소자성능은 미세화의 한계에 의한 기술장벽에 도달하고 있어서, 아키텍쳐, 패키징 등의 부가적인 기술을 활용하여 소모전력을 절감하는 등 기존 기술의 한계를 극복할 만한 유효한 대체기술에 대해서는 아직 공감대가 형성되고 있지 않다. 따라서, 학연기관에서의 미래 반도체기술의 연구는 소모전력의 증가, 미세화의 한계라는 두 가지 문제를 극복하면서, 좀 더 높은 성능을 달성하는 데 초점을 맞춰야할 것이다.


메모리는 4차 산업혁명 또는 IoT 기술혁신으로 통칭되는 정보화 사회의 발전에 따라 꾸준히 수요가 늘어나고 있다. 메모리소자를 사용하는 solid state disk(SSD)에 대한 수요도 계속 증가하고 있고, 3D NAND를 중심으로 적층수를 늘려가는 기술발전추세가 계속될 것이며, 그에 따른 시장수요의 증가도 예상된다. 그러나, 새로운 메모리 기술의 개발 및 적용은 기존기술의 집적도, 동작성능을 모두 앞서야만 가능하기 때문에, 새로운 메모리기술이 개발된다고 해도 당장은 일부 틈새시장을 목표로 하는 수준 이상이 되기는 어려울 것으로 예측된다. 이때문에 STT-MRAM과 같이 이미 투자가 상당히 진행된 경우를 제외하고. 혁신적인 메모리 기술의 등장은 당분간 어려울 것으로 생각된다.


혁신적인 기술은 아니지만, 어느 정도 기술개발 방향이 설정되어 있는 메모리 기술과는 달리 로직소자 기술은 소모전력 감소를 위한 저전력화, 확대되는 연산수요를 충족하기위한 초고성능화 등 여러 측면에서 기술적인 난관에 봉착해 있으며, 새로운 소자 또는 소재의 등장에 의해 기존의 문제가 일소되는 과거와 같은 혁신적인 발전을 기대하기 힘든 상황이다. 지난 10년 이상 미국, 일본, 유럽 등에서 신소자기술에 대한 투자가 지속적으로 줄어들었고, 기존의 투자도 매우 산발적으로 진행되었던 것이 그 원인으로 지목될 수 있을 것이다. 향후 로직기술도 현재의 기술을 중심으로 FEOL 소자의 미세화를 지속적으로 추진하면서, 설계, 팩키징등 다양한 요소들의 최적화 또는 융합기술도입을 통해 소모전력 절감과 시스템 성능개선 목표를 달성하는 점진적인 개선이 주된 방향이 될 것으로 생각된다. 달리 표현하면 향후 5년 이내에는 반도체분야에서 패러다임을 전환할 수 있는 신기술의 도입은 어려울 것으로 생각되며, 세계적으로 신기술개발에 대한 투자가 현 수준으로 유지된다면, 혁신기술보다는 점진적 기술개선 수준에 방점을 두고 기술개발이 진행될 것으로 전망된다. 이 경우, 3D NAND 시장에 점점 더 많은 기업들이 진입하고 있는 사례에서 볼 수 있듯이, 반도체 산업에도 후발 기업과 선진기업간의 격차가 줄어들게 되면서, 소위 말하는 중국의 추격을 우려하지 않을 수 없는 상황이 될 것이다. 이 때문에 최근 미국과 유럽의 정부는 대규모 반도체 R&D 투자를 통해 차세대 반도체 기술선점을 위한 노력을 다시 시작하고 있다.


좀 더 장기적인 측면에서 연구방향을 보면 최근 화두가 되고 있는 인공지능을 하드웨어적으로 구현하는 데 도움이 되는 소자기술의 중요성에 대해서는 공감대가 형성되고 있다. 즉, 점진적이고 제어가능한 상태변화를 기계학습에 이용하는 뉴로모픽 소자기술이 관심을 끌고 있는 데, 이에 관련된 다양한 소재들이 연구되고 있음에도 불구하고 아직 획기적인 결과는 보고된 바가 없다. 그 외에도 자기재구성소자기술, 멀티밸류로직소자기술 등 두뇌의 아날로그 연산기술을 모사한 소자기술에 대한 관심도 증가하고 있다. 이 기술들의 주요 목표는 두뇌의 연산기능을 모사하여 기존 반도체의 소모전력보다 수백 배이상 낮은 소모전력을 달성하는 것인데, 이러한 신개념소자들이 기존 반도체 기술과 융합되기 위해서는 신개념소자를 이용하여 시스템을 설계하는 데 필요한 설계 툴, 설계IP등이 함께 개발되어야 한다. FinFET과 같은 소자기술이 개발시점에서 상용화까지 상당한 시간이 필요했던 이유가 설계 library를 교체하는 데 따른 기술적 부담때문인 점을 고려하면, 신개념 소자기술을 도입하기 위해 소재, 소자, 설계, 집적공정 등을 동시에 개발하기 위해서는 매우 집중적인 R&D 투자가 필요하다.

▲ <그림 3-3-1-16>나노와이어소자 집적공정 모식도


▲ <그림 3-3-1-17>Monolithic 3D 집적공정에 의해 제작된 다층 소자 구조 예시


▲ <그림 3-3-1-18>최신 패키징 기술개발 추세


▲ <그림 3-3-1-19>최신 패키징 기술과 주요 개발과제


▲ <그림 3-3-1-20>3D F/O 팩키징과 TSV 기술간의 냉각효율 모델 결과


▲ <그림 3-3-1-21>TSV기술과 M3D기술 간의 차이점


▲ <표 3-3-1-3>2016년 반도체분야 상위 10위권 기업매출현황


▲ <표 3-3-1-4>2016년 반도체분야 상위 10위권 Fabless 기업매출현황


▲ <표 3-3-1-5>2016년 반도체분야 상위 10위권 기업의 R&D 투자현황


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